HDLBits刷题日记（五）
打算利用碎片化时间重温一遍Verilog语法，好记忆不如烂笔头，在此记录一下HDLBits刷题的过程，记录一些知识点，方便日后再次复习。
1、Verilog Language -
Modules:Hierarchy
Problem 19 : Module
模块，它是一个通过输入和输出端口与外部进行交互的电路。更大、更复杂的电路是通过将较小的
位操作替代取模运算
在日常学习中，常常碰到一些巧妙的设计思路，好记性不如烂笔头，在此记录，方便后续自己的查阅复习，如果能帮助到其他同学那就更好了。活到老学到老，FPGA设计技巧系列将持续更新，内容如有不妥之处，欢迎评论区指正，共同学习进步。
1、位操作替代取模运算
在数字电路设计中，当模数为2的幂时（如\(64=2^6\)），可以用位操作替代取模运算。
二进
异步FIFO详解
在学习科研的闲暇之余，打算记录一些FPGA基础知识，方便后续自己的查阅复习，如果能帮助到其他同学那就更好了。本文主要介绍异步FIFO的实现原理，内容如有不妥之处，欢迎评论区指正，共同学习进步。
1、FIFO概述
FIFO（First In First
Out）是一种先进先出的数据存储、缓存器。我们知道一般的存储器是用外部的读写地址来进行读写，
同步FIFO详解
在学习科研的闲暇之余，打算记录一些FPGA基础知识，方便后续自己的查阅复习，如果能帮助到其他同学那就更好了。本文主要介绍同步FIFO的实现原理，内容如有不妥之处，欢迎评论区指正，共同学习进步。
1、FIFO概述
FIFO（First In First
Out）是一种先进先出的数据存储、缓存器。我们知道一般的存储器是用外部的读写地址来进行读写，
HDLBits刷题日记（四）
打算利用碎片化时间重温一遍Verilog语法，好记忆不如烂笔头，在此记录一下HDLBits刷题的过程，记录一些知识点，方便日后再次复习。
1、Verilog Language - Vectors
Problem 15 : Vector
concatenation operator
片选操作符用于选择向量的一部分比特。而连接操作符 { a,b
HDLBits刷题日记（三）
打算利用碎片化时间重温一遍Verilog语法，好记性不如烂笔头，在此记录一下HDLBits刷题的过程，记录一些知识点，方便日后再次复习。
1、Verilog Language - Vectors
Problem 10 : Vectors
向量是一组 wire
信号的集合，通过赋予这一组信号的集合一个名称，以便于访问其中的 wire
信号
GTY高速收发器（一）：基本架构和时钟架构
最近在学习高速收发器相关内容，本系列将结合Xilinx官方手册UG578及个人理解，对于GT收发器的一些主要内容进行整理和记录。本文主要介绍GTY的基本架构和时钟架构。
1. GTY简介
通过DS890手册可以查询到我们手头的芯片，拥有76个GTY收发器，无GTM收发器，这个需要更高级别的芯片才会有，如下图所示：
图1 GT资源图
HDLBits刷题日记（二）
打算利用碎片化时间重温一遍Verilog语法，好记性不如烂笔头，在此记录一下HDLBits刷题的过程，记录一些知识点，方便日后再次复习。
1、Verilog Language - Basics
Problem 4 : Notgate
Create a module that implements a NOT gate.
创建一个模块，实现一